摘要：详细讨论了在高速ＰＣＢ设计中最常见的公共时钟同步（ＣＯＭＭＯＮ ＣＬＯＣＫ）和源同步（ＳＯＵＲＣＥ ＳＹＮＣＨＲＯＮＯＵＳ）电路的时序分析方法，并结合宽带网交换机设计实例在ＣＡＤＥＮＣＥ仿真软件平台上进行了信号完整性仿真及时序仿真，得出用于指导ＰＣＢ布局、布线约束规则的过程及思路。实践证实?在高速设计中进行正确的时序分析及仿真对保证高速ＰＣＢ设计的质量和速度十分必要。

关键词：公共时钟同步 源同步 信号完整性 时序 仿真

在网络通讯领域，ＡＴＭ交换机、核心路由器、千兆以太网以及各种网关设备中，系统数据速率、时钟速率不断提高，相应处理器的工作频率也越来越高；数据、语音、图像的传输速度已经远远高于５００Ｍｂｐｓ，数百兆乃至数吉的背板也越来越普遍。数字系统速度的提高意味着信号的升降时间尽可能短，由数字信号频率和边沿速率提高而产生的一系列高速设计问题也变得越来越突出。当信号的互连延迟大于边沿信号翻转时间的２０％时，板上的信号导线就会呈现出传输线效应，这样的设计就成为高速设计。高速问题的出现给硬件设计带来了更大的挑战，有许多从逻辑角度看来正确的设计，如果在实际ＰＣＢ设计中处理不当就会导致整个设计失败，这种情形在日益追求高速的网络通信领域更加明显。专家预测，在未来的硬件电路设计开销方面，逻辑功能设计的开销将大为缩减，而与高速设计相关的开销将占总开销的８０％甚至更多。高速问题已成为系统设计能否成功的重要因素之一。

因高速问题产生的信号过冲、下冲、反射、振铃、串扰等将严重影响系统的正常时序，系统时序余量的减少迫使人们关注影响数字波形时序和质量的各种现象。由于速度的提高使时序变得苛刻时，无论事先对系统原理理解得多么透彻，任何忽略和简化都可能给系统带来严重的后果。在高速设计中，时序问题的影响更为关键，本文将专门讨论高速设计中的时序分析及其仿真策略。